Stratix II、Stratix GX、Stratix系列FPGA器件。該FFTCore功能是執(zhí)行高性能的正向復(fù)數(shù)FFT或反向的FFT(IFFT)，采用基2/4頻域抽取(DIF)的FFT算法，其轉(zhuǎn)換長(zhǎng)度為2m，這里6≤m≤14。在其內(nèi)部，F(xiàn)FT采用塊浮點(diǎn)結(jié)構(gòu)，以在最大信噪比(SNR)和最小資源需求之間獲得最大的收益。FFT Core接收一個(gè)長(zhǎng)度為N的、二進(jìn)制補(bǔ)碼格式、順序輸入的復(fù)數(shù)序列作為輸入，輸出轉(zhuǎn)換域的、順序的復(fù)數(shù)數(shù)據(jù)序列。同時(shí)，一個(gè)累加塊指數(shù)被輸出，表示塊浮點(diǎn)的量化因子。FFT Core的轉(zhuǎn)換方向事先由一個(gè)輸入端口為每個(gè)數(shù)據(jù)轉(zhuǎn)換塊指定。

FFT Core可以設(shè)置兩種不同的引擎結(jié)構(gòu)：四輸出(Quad-output FFT engine)和單輸出(Single-output FFT engine)。對(duì)于要求轉(zhuǎn)換時(shí)間盡量小的應(yīng)用，四輸出引擎結(jié)構(gòu)是最佳的選擇；對(duì)于要求資源盡量少的應(yīng)用，單輸出引擎結(jié)構(gòu)比較合適。為了增加整個(gè)FFT Core的吞吐量，可以采用多并行引擎結(jié)構(gòu)。

FFT Core支持3種I/O數(shù)據(jù)流結(jié)構(gòu)：連續(xù)(streaming)、緩沖突發(fā)(Buffered Burst)、突發(fā)(Burst)。連續(xù)I/O數(shù)據(jù)流結(jié)構(gòu)允許處理連續(xù)輸入數(shù)據(jù)，輸出連續(xù)復(fù)數(shù)數(shù)據(jù)流，而不中斷輸入和輸出數(shù)據(jù)；緩沖突發(fā)I/O數(shù)據(jù)流結(jié)構(gòu)與連續(xù)結(jié)構(gòu)相比，需要更少的存儲(chǔ)資源，但是，這是以減少平均吞吐量為代價(jià)的；突發(fā)數(shù)據(jù)流結(jié)構(gòu)的操作與緩沖突發(fā)方式基本上一致，但突發(fā)方式則需要更少的存儲(chǔ)資源，這也是以降低吞吐量為代價(jià)的。

3 硬件設(shè)計(jì)

圖1整體原理圖

設(shè)計(jì)的整體原理圖如圖1所示。輸入和輸出緩沖器分別存儲(chǔ)預(yù)處理數(shù)據(jù)和FFT轉(zhuǎn)換結(jié)果；FFT運(yùn)算器負(fù)責(zé)FFT運(yùn)算；控制器為輸入和輸出緩沖器提供讀寫(xiě)地址，并控制FFT運(yùn)算的時(shí)序和緩沖器的讀寫(xiě)操作；后處理單元從單路復(fù)數(shù)輸入頻譜數(shù)據(jù)中分離出兩路實(shí)數(shù)輸入頻譜數(shù)據(jù)；求模運(yùn)算器實(shí)現(xiàn)CORDIC算法，求取轉(zhuǎn)換結(jié)果的平方根。設(shè)計(jì)的輸入為兩路實(shí)數(shù)序列，一路作為實(shí)部，另一路作為虛部，由連續(xù)的256點(diǎn)的數(shù)據(jù)段組成；輸出是間斷的256點(diǎn)數(shù)據(jù)段，各數(shù)據(jù)段的前128點(diǎn)為第一路的頻譜數(shù)據(jù)，后128點(diǎn)是第二路的頻譜數(shù)據(jù)。根據(jù)FFT頻譜關(guān)于中心點(diǎn)對(duì)稱(chēng)的結(jié)果，只截取前半段頻譜數(shù)據(jù)并不會(huì)丟失任何信息。

整個(gè)系統(tǒng)的工作時(shí)序?yàn)椋孩贁?shù)據(jù)以5MHz的速率輸入到輸入緩沖器；②FFT運(yùn)算器以40MHz的速率從輸入緩沖器中取數(shù)進(jìn)行運(yùn)算；③FFT運(yùn)算結(jié)束時(shí)，將轉(zhuǎn)換結(jié)果存入到輸出緩沖器中；④輸出緩沖器數(shù)據(jù)以20MHz的速率被送到后處理單元進(jìn)行轉(zhuǎn)變；⑤數(shù)據(jù)被送到求模運(yùn)算器，進(jìn)行CORDIC運(yùn)算，輸出；⑥當(dāng)③結(jié)束時(shí)，F(xiàn)FT運(yùn)算器又回到起始狀態(tài)，等待處理下一組數(shù)據(jù)，從而使運(yùn)算周而復(fù)始地進(jìn)行。整個(gè)設(shè)計(jì)由控制器嚴(yán)格控制。

輸入和輸出緩沖器由FPGA內(nèi)部的RAM實(shí)現(xiàn)，這些都相對(duì)簡(jiǎn)單。下面重點(diǎn)介紹。FFT運(yùn)算器、控制器、后處理單元和求模運(yùn)算器。

關(guān)鍵詞： FFT Core IP 算法