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Verilog HDL基礎(chǔ)之:條件語(yǔ)句
時(shí)間:2021-12-24 06:44:03

if語(yǔ)句

if語(yǔ)句是用來判定所給定的條件是否滿足,根據(jù)判定的結(jié)果(真或假)決定執(zhí)行給出的兩種操作之一。Verilog HDL語(yǔ)言提供了3種形式的if語(yǔ)句。

(1)無(wú)分支。

語(yǔ)法形式:

if (表達(dá)式) 語(yǔ)句;

例如:

if (a > b) out1 = int1; //若a大于b,將int1賦予out1

(2)單級(jí)分支。

語(yǔ)法形式:

if(表達(dá)式)語(yǔ)句1;

else 語(yǔ)句2;

例如:

if(a>b) out1=int1; //若a大于b,將int1賦予out1;否則,將int2賦予out1

else out1=int2;

(3)多級(jí)分支

語(yǔ)法形式:

if(表達(dá)式1) 語(yǔ)句1;

else if(表達(dá)式2) 語(yǔ)句2;

else if(表達(dá)式3) 語(yǔ)句3;

...

else if(表達(dá)式m) 語(yǔ)句m;

else 語(yǔ)句n;

例如:

if(a>b) out1=int1; //若a大于b,將int1賦予out1

else if(a==b) out1=int2; //否則,如果a等于b,將int2賦予out1

else out1=int3; //否則,將int3賦予out1

關(guān)于if語(yǔ)句有如下6點(diǎn)說明:

(1)3種形式的if語(yǔ)句中,在if后面都有“表達(dá)式”,一般為邏輯表達(dá)式或關(guān)系表達(dá)式。系統(tǒng)對(duì)表達(dá)式的值進(jìn)行判斷,若為0、x或z,按“假”處理;若為1,按“真”處理,執(zhí)行指定的語(yǔ)句。

(2)第二、第三種形式的if語(yǔ)句中,在每個(gè)else前面有一分號(hào),整個(gè)語(yǔ)句結(jié)束處有一分號(hào)。

這是由于分號(hào)是Verilog HDL語(yǔ)句中不可缺少的部分,這個(gè)分號(hào)是if語(yǔ)句中的內(nèi)嵌套語(yǔ)句所要求的。如果無(wú)此分號(hào),則出現(xiàn)語(yǔ)法錯(cuò)誤。

但應(yīng)注意,不要誤認(rèn)為上面是兩個(gè)語(yǔ)句(if語(yǔ)句和else語(yǔ)句)。它們都屬于同一個(gè)if語(yǔ)句。else子句不能作為語(yǔ)句單獨(dú)使用,它必須是if語(yǔ)句的一部分,與if配對(duì)使用。

(3)在if和else后面可以包含一個(gè)內(nèi)嵌的操作語(yǔ)句,也可以有多個(gè)操作語(yǔ)句,此時(shí)用begin和end這兩個(gè)關(guān)鍵詞將幾個(gè)語(yǔ)句包含起來成為一個(gè)復(fù)合塊語(yǔ)句如下所示。

if(a>b)begin //使用begin_end語(yǔ)句實(shí)現(xiàn)多個(gè)賦值操作

out1=int1;

out2=int2;

end

else begin

out1=int2;

out2=int1;

end

注意

在end后不需要再加分號(hào),因?yàn)閎egin_end內(nèi)是一個(gè)完整的復(fù)合語(yǔ)句,不需再附加分號(hào)。

(4)允許一定形式的表達(dá)式簡(jiǎn)寫方式,例如:

if(expression) 等同于 if( expression == 1 )

if(!expression) 等同于 if( expression != 1 )

(5)if語(yǔ)句的嵌套。

在if語(yǔ)句中又包含一個(gè)或多個(gè)if語(yǔ)句,稱為if語(yǔ)句的嵌套,一般形式如下:

if(expression1)

if(expression2) 語(yǔ)句1 (內(nèi)嵌if)

else 語(yǔ)句2

else if(expression3) 語(yǔ)句3 (內(nèi)嵌if)

else 語(yǔ)句4

應(yīng)當(dāng)注意if與else的配對(duì)關(guān)系,else總是與它上面的最近的if配對(duì)。如果if與else的數(shù)目不一樣,為了實(shí)現(xiàn)程序設(shè)計(jì)者的企圖,可以用begin_end塊語(yǔ)句來確定配對(duì)關(guān)系,例如:

if() begin

if() 語(yǔ)句1 (內(nèi)嵌if)

end

else 語(yǔ)句2

這時(shí)begin_end塊語(yǔ)句限定了內(nèi)嵌if語(yǔ)句的范圍,因此else與第一個(gè)if配對(duì)。注意begin_end塊語(yǔ)句在if_else語(yǔ)句中的使用,因?yàn)橛袝r(shí)begin_end塊語(yǔ)句的不慎使用會(huì)改變邏輯行為,如下所示:

if(index>0) //內(nèi)嵌for語(yǔ)句,無(wú)else分支

for(scani=0;scaniindex;scani=scani+1) //內(nèi)嵌if語(yǔ)句

if(memory[scani]>0) begin //使用begin_end語(yǔ)句,有else分支

$display(...);

memory[scani]=0;

end

else //此處為內(nèi)嵌if語(yǔ)句的分支

$display(error-indexiszero);

...

盡管程序設(shè)計(jì)者把else寫在與第一個(gè)if(外層if)同一列上,希望與第一個(gè)if對(duì)應(yīng),但實(shí)際上else是與第二個(gè)if對(duì)應(yīng),因?yàn)樗鼈兿嗑嘧罱?。正確的寫法如下:

if(index>0) begin //內(nèi)嵌for語(yǔ)句,有else分支

for(scani=0;scaniindex;scani=scani+1) //內(nèi)嵌if語(yǔ)句

if(memory[scani]>0) begin //使用begin_end語(yǔ)句,無(wú)else分支

$display(...);

memory[scani]=0;

end

end

else //此處為外部if語(yǔ)句的分支

$display(error-indexiszero);

(6)if_else例子。

下面這段程序用if_else語(yǔ)句來檢測(cè)變量index以決定modify-seg1、modify-seg2、modify-seg3中哪一個(gè)的值應(yīng)當(dāng)與index相加作為memory的尋址地址。并且將相加值存入寄存器index以備下次檢測(cè)使用。程序的前10行定義寄存器和參數(shù)。

reg [31:0] instruction, segment_area[255:0]; //定義寄存器

reg [7:0] index;

reg [5:0] modify_seg1, modify_seg2, modify_seg3;

parameter //定義參數(shù)

segment1=0, inc_seg1=1,

segment2=20, inc_seg2=2,

segment3=64, inc_seg3=4,

data=128;

//檢測(cè)寄存器index的值

if(indexsegment2) begin //index<20時(shí),執(zhí)行下列操作

instruction = segment_area[index + modify_seg1];

index = index + inc_seg1;

end

else if(indexsegment3) begin //20<index<64時(shí),執(zhí)行下列操作

instruction = segment_area[index + modify_seg2];

index = index + inc_seg2;

end

else if (indexdata) begin //64<index<128時(shí),執(zhí)行下列操作

instruction = segment_area[index + modify_seg3];

index = index + inc_seg3;

end

else //index>128時(shí),執(zhí)行下列操作

instruction = segment_area[index];

case語(yǔ)句

case語(yǔ)句是一種多分支選擇語(yǔ)句,if語(yǔ)句只有兩個(gè)分支可供選擇,而實(shí)際問題中常常需要用到多分支選擇。Verilog語(yǔ)言提供的case語(yǔ)句直接處理多分支選擇。case語(yǔ)句通常用于微處理器的指令譯碼,它的一般形式如下:

(1)case (表達(dá)式) case分支項(xiàng)> endcase

(2)casez(表達(dá)式) case分支項(xiàng)> endcase

(3)casex(表達(dá)式) case分支項(xiàng)> endcase

case分支項(xiàng)>的一般語(yǔ)法格式如下:

分支表達(dá)式: 語(yǔ)句

缺省項(xiàng)(default項(xiàng)): 語(yǔ)句

關(guān)于case語(yǔ)句的幾點(diǎn)說明如下。

(1)case括弧內(nèi)的表達(dá)式稱為控制表達(dá)式,case分支項(xiàng)中的表達(dá)式稱為分支表達(dá)式??刂票磉_(dá)式通常表示為控制信號(hào)的某些位,分支表達(dá)式則用這些控制信號(hào)的具體狀態(tài)值來表示,因此分支表達(dá)式又可以稱為常量表達(dá)式。

(2)當(dāng)控制表達(dá)式的值與分支表達(dá)式的值相等時(shí),就執(zhí)行分支表達(dá)式后面的語(yǔ)句。如果所有的分支表達(dá)式的值都沒有與控制表達(dá)式的值相匹配的,就執(zhí)行default后面的語(yǔ)句。

(3)default項(xiàng)可有可無(wú),一個(gè)case語(yǔ)句里只能有一個(gè)default項(xiàng)。下面是一個(gè)簡(jiǎn)單的使用case語(yǔ)句的例子。該例子中對(duì)寄存器rega譯碼以確定result的值。

reg [15:0] rega;

reg [9:0] result;

case(rega)

16 d0: result = 10 b0111111111; //rega等于0時(shí)

16 d1: result = 10 b1011111111; //rega等于1時(shí)

16 d2: result = 10 b1101111111; //rega等于2時(shí)

16 d3: result = 10 b1110111111; //rega等于3時(shí)

16 d4: result = 10 b1111011111; //rega等于4時(shí)

16 d5: result = 10 b1111101111; //rega等于5時(shí)

16 d6: result = 10 b1111110111; //rega等于6時(shí)

16 d7: result = 10 b1111111011; //rega等于7時(shí)

16 d8: result = 10 b1111111101; //rega等于8時(shí)

16 d9: result = 10 b1111111110; //rega等于9時(shí)

default: result = bx; //rega不等于上面的值時(shí)

endcase

(4)每一個(gè)case分項(xiàng)的分支表達(dá)式的值必須互不相同,否則就會(huì)出現(xiàn)矛盾現(xiàn)象(對(duì)表達(dá)式的同一個(gè)值,有多種執(zhí)行方案)。

(5)執(zhí)行完case分項(xiàng)后的語(yǔ)句,則跳出該case語(yǔ)句結(jié)構(gòu),終止case語(yǔ)句的執(zhí)行。

(6)在用case語(yǔ)句表達(dá)式進(jìn)行比較的過程中,只有當(dāng)信號(hào)的對(duì)應(yīng)位的值能明確進(jìn)行比較時(shí),比較才能成功,因此要詳細(xì)說明case分項(xiàng)的分支表達(dá)式的值。

(7)case語(yǔ)句的所有表達(dá)式的值的位寬必須相等,只有這樣控制表達(dá)式和分支表達(dá)式才能進(jìn)行對(duì)應(yīng)位的比較。一個(gè)經(jīng)常犯的錯(cuò)誤是用bx、bz 來替代nbx、nbz,這樣寫是不對(duì)的,因?yàn)樾盘?hào)x、z的缺省寬度是機(jī)器的字節(jié)寬度,通常是32位(此處 n 是case控制表達(dá)式的位寬)。

case語(yǔ)句與if語(yǔ)句的區(qū)別主要有以下兩點(diǎn)。

(1)與case語(yǔ)句中的控制表達(dá)式和多分支表達(dá)式相比,if結(jié)構(gòu)中的條件表達(dá)式更為直觀一些。

(2)對(duì)于那些分支表達(dá)式中存在不定值x和高阻值z(mì)時(shí),case語(yǔ)句提供了處理這種情況的手段。下面的兩個(gè)例子介紹了處理x、z值case語(yǔ)句。

例1:case語(yǔ)句1。

case (select[1:2])

2 b00: result = 0; //select[1:2]等于00時(shí)

2 b01: result = flaga; //select[1:2]等于01時(shí)

2 b0x,

2 b0z: result = flaga? bx: 0; //select[1:2]等于0x和0z時(shí),執(zhí)行表達(dá)式

2 b10: result = flagb; //select[1:2]等于10時(shí)

2 bx0,

2 bz0: result = flagb? bx :0; //select[1:2]等于x0和z0時(shí),執(zhí)行表達(dá)式

default: result = bx; //select[1:2]不等于上面的值時(shí)

endcase

例2:case語(yǔ)句2

case(sig)

1 bz: $display(signal is floating); //sig為高阻時(shí),打印輸出

1 bx: $display(signal is unknown); //sig為不定狀態(tài)時(shí),打印輸出

default: $display(signal is %b, sig); //為其他時(shí),即0或1時(shí),打印輸出

endcase

針對(duì)電路的特性,Verilog HDL提供了case語(yǔ)句的其他兩種形式用來處理不必考慮的情況(dont care condition)。其中casez語(yǔ)句用來處理不考慮高阻值z(mì)的比較過程,casex語(yǔ)句則將高阻值z(mì)和不定值都視為不必關(guān)心的情況。

所謂不必關(guān)心的情況,即在表達(dá)式進(jìn)行比較時(shí),不將該位的狀態(tài)考慮在內(nèi)。這樣在case語(yǔ)句表達(dá)式進(jìn)行比較時(shí),就可以靈活地設(shè)置,以對(duì)信號(hào)的某些位進(jìn)行比較。如表3.10所示為case、casez、casex 的真值表:

表3.10 case語(yǔ)句真值表

case

0

1

x

z

0

1

0

0

0

1

0

1

0

0

x

0

0

1

0

z

0

0

0

1

casez

0

1

x

z

0

1

0

0

1

1

0

1

0

1

x

0

0

1

1

z

1

1

1

1

casex

0

1

x

z

0

1

0

1

1

1

0

1

1

1

x

1

1

1

1

z

1

1

1

1

下面給出兩個(gè)例子來分別說明casez語(yǔ)句和casex語(yǔ)句。

例3:casez語(yǔ)句。

reg[7:0] ir;

casez(ir)

8 b1???????: instruction1(ir); //只判斷ir的最高位

8 b01??????: instruction2(ir); //只判斷ir的高2位

8 b00010???: instruction3(ir); //只判斷ir的高5位

8 b000001??: instruction4(ir); //只判斷ir的高6位

endcase

例4:casex語(yǔ)句。

reg[7:0] r, mask;

mask = 8bx0x0x0x0;

casex(r^mask) //判斷r^mask的結(jié)果

8 b001100xx: stat1; //不考慮低2位

8 b1100xx00: stat2; //不考慮第3、4位

8 b00xx0011: stat3; //不考慮第5、6位

8 bxx001100: stat4; //不考慮高2位

Endcase

其他條件語(yǔ)句

上面提到的if語(yǔ)句和case語(yǔ)句都只能應(yīng)用于always語(yǔ)句內(nèi)部。如果需要在always語(yǔ)句之外應(yīng)用條件語(yǔ)句,可以采樣這樣的語(yǔ)法結(jié)構(gòu):

assign data = (sel)? a : b;

上面的語(yǔ)句的含義相當(dāng)于:

if (sel = 1)

data = a;

else

data = b;

關(guān)鍵詞: VerilogHDL 華清遠(yuǎn)見

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